PMOS集成電路的版圖器件設計基礎及詳解

MOS集成電路的設計，一般應包括邏輯設計、器件設計、版圖設計和工藝設計等諸方面。若電路圖已經給定，則設計的任務就歸結為確定電路中各器件的尺寸（主要是溝道的寬長此）、面出器件的圖形、進行排版、繪出合理的電路總版圖（掩膜復合版）等。PMOS集成電路的版圖。以便提供工藝所采用的光刻掩膜和考慮能夠達到電路指標的工藝條件。

實際的電路設計是比較復雜的，要考慮到許多重要的因素，有些因素是相互制約的。所以在設計中要處理好各種因素之間的相互關系，以保證電路的各種性能符合指標要求。

本章主要介紹PMOS、CMOS集成電路設計的基本原則以及具體的設計方法和步驟。

1、設計的一般考慮 

在討論設計問題之前，先對設計中必然遇到的幾個問題，作一些介紹。

（1）電路性能設計范圍

電路性能指標，是設計電路的依據。一般根據實際工作的需要，由用戶提出。表5-1所列為某一電路的設計性能指標，其中也給出了工藝參數。

所謂設計性能指標，就是要求設計出來的電路，它的各種性能、參數都要符合指標所規定的范圍。例如：要求時，構成電路的輸出倒相器的裁止時間要求滿足電路的功耗不超過30mW，等等，否則所設計的電路是不合格的。

（2）性能指標與設計參量的關系

①輸出高電平 對PMOS而言，可利用（2-9）式進行分析。

可見，要使接近于零，必須要求由設計性能指標規定，那么設計時主要考慮輸入管與負載管的幾何尺寸比。比值愈大，則輸出就愈接近于零。

②截止時間 根據（2-41）式，對于PMOS，有：

可見，要使開關速度快，必須。若電源電壓和閥值電壓預先給定，則所設計的負載管的幾何尺寸要大，即。

③功耗P 功耗。要使電路的功耗低，必須。設計中主要是使負載管的溝道幾何尺寸盡可能小，即

④抗干擾性能 可由截止、導通容限的表達式進行分析。要使電路有較強的抗干擾性能，必須要求是給定的，PMOS集成電路的版圖。所以設計時要盡量增大輸入管和負載管的幾何尺寸比。

綜上所述，可以歸納于表5-2。

從上面分析知道，功耗與速度對設計的要求是相互矛盾的。從功耗出發，負載管的尺寸要??；而從速度出發，則負載管的尺寸要大。所以在設計中，不能只追求某一性能指標而不顧其它性能，而應分清主次，全面協調。PMOS集成電路的版圖。通常的設計是根據速度的要求來決定負載器件的幾何尺寸，然后驗證是否能滿足功耗要求。如不滿足，必須調整設計參數。

在設計中，不僅要處理好各種矛盾，還必須處理好理論設計與實際工藝水平之間的關系，即要求的性能指標、工藝成品率及器件的最小條寬都必須與當前的實際工藝水平相適應，以保證生產能達到較高的合格率。

（3）最壞設計條件討論

電路設計除了要處理好上述各種相互制約的因素以外，還應考慮電路實際工作中所遇到的一些不利條件。PMOS集成電路的版圖。例如電源電壓的波動、環境溫度的升高以及工藝參數的起伏等等，都會對電路的性能產生不利的影響，因此設計時，應從最壞條件考慮。

若電路能在最壞條件下正常工作，那么在正常條件下，電路的工作當然會處于更理想的狀態。

所謂最壞條件，是指設計時所用的參數正好與改善電路的性能所希望的相反。例如負載管的設計，是決定電路開關速度快慢的。要求速度快，就要求，如果選取的條件，就會使電路的速度降低，所以這是負載管設計的最壞條件。又如輸出管設計，反映輸出高電平的最壞條件是高的和低的。

下面我們根據最壞條件，對電路進行設計。

2、器件溝道寬長比的設計

任何一個比較復雜的MOS電路，都可分解成為許多門電路，其中倒相器是最基本的單元。而倒相器又可根據其所在位置及在電路中的作用分為輸出倒相器和內部倒相器兩類。PMOS集成電路的版圖。所以整個電路中各個MOS管的溝道幾何尺寸的設計，可歸結為輸出倒相器和內部倒相器負載管與輸入管幾何尺寸的設計。下面的討論都以共福漏負載MOS倒相器為例。

（1）輸出倒相器的設計

電路的輸出倒相器，是指驅動外部負載用的輸出電路，如圖5-1所示。輸出負載包括另外兩塊電路片A、B及其互連線。設計時，可將其等效為一個負載電容。

①負載管設計 輸出倒相器負載管設計，一般由電路的開關時間中的截止時間來決定。由于負載管是共柵漏偏置，始終工作在飽和區，根據飽和型PMOS負載倒相器截止時間的表達式，可得到負載管寬長比的表達式：

下面考慮（5-2）式中各個參數的取值。

a、 應考慮背面柵效應，對于PMOS有：

其中在與之間變化，因此可取兩者的平均值：

所以

b、 考慮到設計指標給出最高溫度，根據（1-71）式，可得：

c、電源電壓取最小值 即，其它參數都按給定指標。

將上式數據代入（5-2）式，可得：

②輸入管的設計輸入管的設計一般由電路的靜態特性（輸出高電平）來決定。根據（2-9）式：

由于：

其中為前一級輸入低電平，所以可寫出輸入器件溝道寬長比的計算式：

用最壞設計條件的數據代入，得到：

綜上所述，得到輸出倒相器負載管的寬長比為1，輸入管的寬長比為12。若溝道的最小尺寸取8μm，則輸出倒相器兩管的尺寸分別為：

③輸出功耗驗證

在MOS電路中，通常希望輸出倒相器能夠具有較大的驅動能力，因而耗散功率較大。在實際電路設計中，輸出級所計算出的耗散功率幾乎要等于電路中其它倒相器的總和。

輸出倒相器的功耗，可以根據前面給的設計指標，并考慮到最壞設計條件，從功耗公式算得：

上述計算表明，輸出倒相器的功耗，約為電路總功耗的一半，可見負載管的竟長比取1是合適的。

如果考慮到實際工作的電路，過高的結溫會引起PN結漏電明顯，使功耗增加，在不影響速度的前提下，可使（W/L）L取小一些。

（2）內部倒相器設計

①內倒相器的特點

所謂內部倒相器是指在電路內部只驅動一個內部負載或一個邏輯門的倒相器，如圖5-2所示。PMOS集成電路的版圖。其設計過程基本上與輸出倒相器相同，但在設計細節上，還有以下幾點不同：

a、內倒相器的速度 一般由規定的最大時鐘頻率確定，所以內倒器要求有較高的開關速度。假定截止時間，可滿足時鐘頻率要求，則計算時就可取存。

b、內倒相器驅動負載的能力要求不高 一般一個內倒相器只要驅動3~4個下一級的內倒相器，如每個負載電容，則總的負載電容為2pF。

c、內倒相器輸出高低電平要求不高 輸出高電平要求并不象輸出倒相器那么嚴格，只要能使下一級正常截止就可以了。因此?。?/span>

其中噪聲電壓，一般是取1V，所以，

輸出低電平要求也較低，只要能保證下級倒相器正常導通即可。

下面我們利用查圖表的方法來設計內倒相器。

②負載管的設計

首先寫出對最大輸出電壓歸一化的電壓式：

其中（比輸出倒相器要求低），。

所以:

查圖表（2-26）得，。

由于：

可寫出寬長比的計算式：

③輸入管的設計

歸一化輸入電壓為：

歸一化輸出電壓為：

查圖表（2-15）得，即得：

在實際設計中，往往使小一些，所以一般取為的倒數，故取。

若溝道的最小寬度仍取8μm，則可寫出內倒相器的溝道尺寸為：

④速度的驗證

在設計輸出倒相器時，輸入管的計算使用了輸出低的高電平，這就保證了導通時間遠小于截止時間。PMOS集成電路的版圖。但在內倒相器輸入管的計算時，由于采用了較高的高電平，就不一定保證導通時間小于截止時間。所以必須對由，數據進行驗證，視其導通時間能否滿足小于1μs的要求。

導通時間由（2-36）式給出：

其中各個參數（考慮到最壞條件）數據為：

代入（2-36）式，得：

可見比規定1μs小得多，所以上面的設計數據完全能夠滿足內倒相器開關速度的要求。

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