CMOS閾值電壓的設計裝置與流程

要使設計的電路版圖在性能上達到設計指標的要求，必須進行工藝設計，從而確定合理的材料參數、工藝參數和工藝條件。其中，閥值電壓的控制是CMOS電路工藝設計的核心。CMOS閾值電壓的設計。因為，一方面要保證NMOS管增強型工作，即；另一方面，要求NMOS和PMOS管的閾值電壓盡可能匹配，即；其它材料參數和工藝參數許多是根據的要求定出來的，所以在這里主要介紹閾值電壓的設計。至于材料參數和工藝參數及工藝條件，將在下一章中分別介紹。

1、保證NMOS管為增強型

在第一章中講到，要使NMOS管為增強型工作，必須要求：

所以，在工藝上要采取措施，盡可能減小和適當提高Qw，但P阱區的摻雜濃度不能提得很高，它要受到擊穿電壓的限制。CMOS閾值電壓的設計。按目前的工藝條件，可控制在左右；P阱的摻雜濃度應大于。

2、VT的匹配

CMOS電路要有高的抗干擾性能和良好的開關特性，兩管的閥值電壓必須良好的匹配，即：

由這一條件可得到下面的表達式：

所以可解得：
上式括號內的數值，在和一定范圍內通常是常數；式中很小，通常對匹配影響極小，而可由來控制。這樣，就可以認為主要以為變數。

由上式可知，和完美匹配條件將是和的線性函數關系，可以作出如圖5-24中斜虛線所示的N溝道和P溝道器件的設計匹配線。CMOS閾值電壓的設計。該圖是在一定，時作出的。由圖可得出以下兩點：

①N溝道和P溝道器件閾值電壓匹配的設計點在匹配線上，對于每個匹配設計點，它是和的函數，即是P阱擴散濃度和表面電荷的函數。

②由匹配線可見，當表面電荷較大時，就要求有很高的P^-阱擴散濃度。但這種極低電阻率的P型襯底擴散是不容易控制的，且高濃度擴散將造成N溝道器件電子遷移率的嚴重下降；況且，高的使得P溝道器件的升高，從而使CMOS開關速度降低，同時要求采用較高的電源電壓。根據匹配線來設計時，只有當時，方能得到閾值電壓的良好匹配。

綜上所述，要制作一個閾值電壓良好匹配的CMOS電路，工藝要求是嚴格的。因為對應匹配線上每個設計點，僅有一個及的值，所以CMOS工藝是對電路特性最敏感的工藝。CMOS閾值電壓的設計。對于一個特定的CMOS工藝規范，應該是P^-阱擴散的薄層電阻數值有良好的重復性，柵氧化表面電荷數值要小，且重復性良好。因此對CMOS工藝提出了嚴格的凈化要求。否則，要達到完美匹配是困難的。

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